Elektroniikka ja viestintä osat toiminto
Tämä ohjelmat ovat esimerkkejä hyvistä ja mitään virhettä, ja käynnissä ohjelma oikein ja on luotettava lähtöjä.
--- Shifter-vasen ---
kirjasto IEEE;
käyttää IEEE.STD_LOGIC_1164.ALL;
käyttää IEEE.STD_LOGIC_ARITH.ALL;
käyttää IEEE. STD_LOGIC_UNSIGNED.
ALL;
kokonaisuus shiftleft_8 on
Port (A, B: in std_logic_vector (7 downto 0);
outleft: ulos std_logic_vector (7 downto 0);
zeroact: ulos std_logic);
loppuun shiftleft_8;
arkkitehtuuri rakenteellinen of shiftleft_8 on
signaali signa6, signa7, zact: std_logic_vector (7 downto 0) ;
komponentti shifter_stage1 on
Port (IN25: in std_logic_vector (7 downto 0);
Stage1: in std_logic;
out10: ulos std_logic_vector ( 7 downto 0));
komponenttirakenne;
komponentti shifters_stage2 on
Port (in27: in std_logic_vector (7 downto 0);
Stage2: vuonna std_logic;
out12: ulos std_logic_vector (7 downto 0));
komponenttirakenne;
komponentti shifters_stage4 on
Port (in29: in std_logic_vector (7 downto 0);
stage4: in std_logic;
out14: ulos std_logic_vector (7 downto 0));
komponenttirakenne;
alkaa
shiftleft0: shifter_stage1 portti kartta (A, B
(0), signa6);
shiftleft1: shifters_stage2 portti kartta (signa6, B
(1), signa7);
shiftleft2: shifters_stage4 portti kartta (signa7, B
(2), zact);
outleft
zeroact
kun zact = "00000000"
tai '0';
loppuun rakenteellisia;
--- Shifter-oikeus ---
kirjasto IEEE;
käyttää IEEE.
STD_LOGIC_1164.ALL;
käyttö IEEE.STD_LOGIC_ARITH.ALL;
käyttää IEEE.STD_LOGIC_UNSIGNED.ALL;
kokonaisuus shiftright_8 on
Port (D, E: in std_logic_vector (7 downto 0);
suoranainen: ulos std_logic_vector (7 downto 0);
zeroact: ulos std_logic);
loppuun shiftright_8;
arkkitehtuuri rakenteellinen of shiftright_8 on
< p> signaali signa15, signa16, zact: std_logic_vector (7 downto 0);
komponentti shiftersright_stage1 on
Port (in31: in std_logic_vector (7 downto 0);
stage1right : in std_logic;
OUT16: ulos std_logic_vector (7 downto 0));
komponenttirakenne;
komponentti shiftersright_stage2 on
Port (in33: in std_logic_vecto