stage2right: in std_logic;
out18: ulos std_logic_vector (7 downto 0));
komponenttirakenne;
komponentti shiftersright_stage4 on
Port (in35: in std_logic_vector (7 downto 0);
stage4right: in std_logic;
out20: ulos std_logic_vector (7 downto 0));
komponenttirakenne;
aloittaa
shiftright0: shiftersright_stage1 portti kartta (D, E
(0), signa15);
shiftright1: shiftersright_stage2 portti kartta (signa15 E
(1), signa16);
shiftright2: shiftersright_stage4 portti kartta (signa16, E
(2), zact);
suorissa
zeroact
kun zact = "00000000 "
tai" 0 ";
Loppuun rakenteellisia;